仕事概要
| 職種 | 管理部門系（人事、財務、法務、広報）／法務、知財、与信管理、コンプライアンス |
|---|---|
| 業種 | IT、通信、インターネット／ ソフト系 |
| 雇用形態 | 未分類 |
| ポジションレベル | その他 |
| 募集人数 | 1名 |
| 希望入社時期 | - |
| 必須語学力 |
日本語 （流暢に話せるレベル） 英語 （ビジネスレベル） |
| 活かせる語学 | - |
| 勤務時間 | その他 |
| 福利厚生・休暇 | |
| ビザ取得支援 | - |
| 外国人従業員 | - |
仕事詳細
Company Overview
ケイデンスは世界のエレクトロニクスメーカーへ電子設計にかかわる包括的なテクノロジーおよびサービスを提供しているEDA(Electronic Design Automation、電子設計自動化)ソフトウェアの大手企業です。
人工知能、5G、自動運転、産業用IoTデバイスなど先端のアプリケーションに向けたソリューションを開発している革新的な企業と協業し、半導体、コンピュータ・システム、ネットワーキングおよび通信機器、家庭用電子製品、およびその他各種電子製品の設計の迅速化と管理のために使用されるソフトウェア・ツールをはじめ、IPコア、メソドロジー・サービス、設計サービスなど幅広いソリューションを提供しています。
ケイデンスの本社はカリフォルニア州サンノゼにあり、世界各地に販売、サポート拠点、デザイン・センターおよび研究開発施設があります。ケイデンスの株式は、NASDAQ株式市場に上場されています。世界の従業員数は約8,600人、日本オフィスには約180人在籍しております。
Job Description
業務内容
・ケイデンスのA/MS IC設計ツールに関する顧客サポートおよびコンサルティング業務
■主な担当製品：Virtuoso Layout Suite (VSL)
Requirements
■経験/スキル
学校卒業後5年以上のA/MS ICのレイアウト設計検証の知識や経験のある方
デザインルール、回路―レイアウト照合(LVS)、寄生素子抽出に関する経験のある方
SPICE シミュレーションやミックスシグナルシミュレーションの経験のある方
エレクトロマイグレーションやIRドロップ解析の経験のある方
シグナル・インテグリティやパワー・インテグリティ解析の経験のある方
IC回路やPCB／パッケージの熱解析の知識や経験のある方
プログラミングの経験のある方：Perl, Tcl, Python, SKILL等
種々の分野のメンバーや顧客とのコミュニケーションが可能な方
英語でのメールのやり取り及び英語での技術的会話に支障がない事
日本語でのコミュニケーションに問題ない事。英語や中国語が可能であれば尚可。
Verilog-A/Verilog-AMS/SystemVerilog Realのモデリング経験があれば尚可。
16nm以下の微細化プロセスの知識やDFM, IC製造業務に携わった経験があれば尚可
アナログ設計ツールサポート経験3年以上。VirtuosoやSpectreの使用経験があれば尚可
面接について
連絡先
Application Engineer Analog/Mixed-Signal IC design
RGFタレントソリューションズ株式会社
500 〜 800 万円
